الکترونیک دیجیتال

حل تشریحی سوالات الکترونیک دیجیتال - کنکور ارشد مهندسی کامپیوتر 1401

منوی آزمون (درس ها)

درباره آزمون زبان عمومی (انگلیسی)(15 سوال)زبان تخصصی (انگلیسی)(15 سوال)ریاضی عمومی ( 1 و 2 )(7 سوال)آمار و احتمال مهندسی(7 سوال)ریاضیات گسسته(6 سوال)نظریه زبان‌ها و ماشین‌ها(5 سوال)سیگنال‌ها و سیستم‌ها(5 سوال)ساختمان داده‌ها(6 سوال)طراحی الگوریتم(6 سوال)هوش مصنوعی(8 سوال)مدار منطقی(7 سوال)معماری کامپیوتر(7 سوال)الکترونیک دیجیتال(6 سوال)سیستم‌های عامل(7 سوال)شبکه‌های کامپیوتری(6 سوال)پایگاه داده‌ها(7 سوال)

سوالات الکترونیک دیجیتال

6 سوال

95.

طراحی یک مدار CMOS ایستا برای یک میکروکنترلر قرار است با فرکانس 500 مگاهرتز کارکند. خروجی یک وارونگر نوعی در این طراحی با نرخ 0/1 فرکانس کلاک تغییر میکند و طبق مشخصات، مصرف توان نباید بیش از 10 میکرووات باشد. بیشینه مقدار خازن بار وارونگر چند فمتوفاراد باشد تا این محدودیت براورده شود؟ (VDD= 2V)

(از مصرف توان ایستا صرف نظر کنید)

100

500

مشاهده پاسخ ها

96.

تابع F با جدول درستی زیر را در نظر بگیرید. برای پیاده سازی این تابع با استفاده از مدار CMOS ایستا حداقل به چند ترانزیستور نیاز است؟ (فرض کنید فقط خود ورودی ها در دسترس هستند.)

مشاهده پاسخ ها

97.

در مدار زیر، ولتاژ فقط $V_{01}$ و $V_{02}$ به ترتیب، از راست به چپ، چقدر است؟ (ولتاژ استانه ترانزیستورها 0/5 ولت است)

2/3 , 2/3

2/8 , 3/3

2/8 , 2/8

2/3 , 2/8

مشاهده پاسخ ها

98.

درصورتی که برای پیاده سازی گیت AND ، از مدار مقابل استفاده

این مدار منطق AND را پیاده سازی نمیکند

مدار کار میکند، ولی تاخیر ان بیشتر از مدار AND رایج CMOS است.

مدار کار میکند، ولی ولتاژهای خروجی برای منطق صفر و یک کامل نیستند

مدار کار میکند، ولی توان مصرفی ان بیشتر از مدار AND رایج CMOS است.

مشاهده پاسخ ها

99.

در مدار شکل زیر، مقدار $\frac{W}{L}$ ترانزیستور NMOS برابر کدام مورد باشد تا حاشیه نویز حالت LOW برابر 0/5 ولت باشد؟ ( فرض کنید مقدار 0/5v , $V_{O L} =$ 0/5 v $V_{t n} =$ و مقدار $10 \frac{μ A}{v ^{2}}$ ='K است)

$\frac{1}{4}$

$\frac{1}{2}$

مشاهده پاسخ ها

100.

کدام مورد برای دروازه های منطقی در فناوری CMOS ایستا، درست است؟

پدیده مدولاسیون طول کانال باعث کاهش جریان درین- سورس در زمان روشن بودن ترانزیستورها میشود.

توان مصرفی پویا در این فناوری با خازن بار نسبت مستقیم و با فرکانس کلاک نسبت عکس دارد.

عامل اصلی محدود کننده بار خروجی (fanout) تاخیر مطلوب طراح است

افزایش ولتاژ تغذیه (Vdd) باعث افزایش تاخیر دروازه میشود

مشاهده پاسخ ها